Bonjour, la question de cet examen concerne la synthèse d'un circuit logique nommé générateur de parité. Le but est que dans un bus, on rajoute une ligne supplémentaire issue de ce circuit et qui va toujours assure que le nombre de bits à "1" dans le bus résultats est pair. Cette astuce permettra à lors d'un transfère d'information de s'assurer que l'information émise en entrée du bus est la même à sa sortie, c'est à dire qu'elle n'est pas altérée lors du transfère.  Je vous demande de consulté la vidéo ci-dessous pour comprendre comment on conçoit un tel circuit: